JCU

電子機器に搭載される半導体の高性能化に伴い、半導体パッケージ基板はCu配線の微細化、高密度化が進んでいる。
また、５Ｇなどで使用される高周波帯での高速データ通信では、電気信号はCu配線表面の粗さによる伝送損失を受けやすくなるため、Cu配線表面はより平滑であることが要求される。
半導体パッケージ基板の製造には、微細なCu配線形成が必要となることから一般的にSemi-Additive Process（SAP）が多く用いられている。SAPのCuシード層エッチングにおいては、局所的な過剰腐食であるアンダーカットの防止やCu配線表面の平滑性を維持することが課題である。FINE ETCH SAC3はこれらの課題を解決することができるSAP用回路形成エッチングプロセスである。

高密度化が要求される半導体パッケージ基板においてこれまでの無電解銅シード層の他、平滑かつ薄膜で密着性の良いシード層の形成が可能なスパッタTi+スパッタCuをシード層としたSemi-Additive Process（SAP）が検討されつつある。このプロセスにおいては、スパッタCu層のエッチング、スパッタTi層のエッチングと個別にエッチングする必要や、Tiのエッチングにフッ化物、高濃度の過酸化水素等が用いられるケースが多く、使いやすさといった面において課題がある。本開発プロセスであるTCRはフッ化物を使用せず、スパッタTiとスパッタCuのシード層を一括処理にて除去し良好な配線形状を得ることが可能である。

近年、スマートフォンやタブレット、パソコンなどの電子機器は小型化・高性能化が進んでおり、搭載される電子部品も小型化・高性能化が要求されている。中でも、限られたスペース内に半導体集積回路を実装するパッケージング技術は様々な工法が検討されている。パッケージ基板は、ナノ単位の微細配線である半導体集積回路とマイクロ単位の配線であるプリント配線板との接続を行うことから、数マイクロ単位の微細配線で構成されている。従来のFC-BGA基板では、硫酸銅めっきで10µm幅程度の銅配線を形成し、かつ、径60µm程度のマイクロビアを充填する必要があった。さらに、昨今においてはSi/Glass/有機インターポーザを使用する2.1D/2.5D実装、FO-WLPといった実装技術が注目され、今後のパッケージ基板にはさらなる配線の微細化が要求されている。
銅めっきで微細配線を形成するための大きな課題は、多様な幅やピッチの配線を均一な厚さで形成することである。また、これらと同時に、マイクロビアを充填することも非常に困難であり、課題となっている。従来の硫酸銅めっき液では、ビアフィリング性を重視すれば配線膜厚均一性が悪く、配線膜厚均一性を重視すればビアフィリング性が悪くなる傾向にあった。当社はこのような、相反する性能を両立させるニーズに応えるべく、本プロセスを開発した。

銅バンプはその電気特性や放熱性などから半導体部品に多く用いられている。その性質上銅バンプの高さは100μm前後のものも多く、硫酸銅めっきプロセスで形成するにはかなりの時間が必要である。当社では、めっき時間やバンプ形状など様々な用途に応じた硫酸銅バンプ用めっきプロセスの開発を行ってきた。過去にラインナップされた製品プロセスの特長を以下に記す。

〇CU-BRITE BU
低電流密度（5A/d㎡以下）でのストレートバンプに対応、光沢でややトップが丸い形状のバンプが得られるプロセス
〇XP-CS
低電流密度（5A/d㎡以下）でのストレートバンプに対応、無光沢外観のプロセス
〇CU-BRITE BU2HA
高電流密度（5～10A/d㎡）でのストレートバンプに対応、光沢でフラットな形状のバンプが得られるプロセス
〇CU-BRITE BUHD
高電流密度（10～20A/d㎡）でのストレートバンプに対応 無光沢外観のプロセス

今回紹介するCU-BRITE BU3は、メガピラーに対応するため、高電流密度対応を可能にしつつ、均一性、矩形性に最も優れた性能を発揮できるよう開発したプロセスである。