東京理科大学 河原研究室

  • 小間番号1018


物理世界のアナログ情報と、クラウド等のデジタルビットの情報とを、AIも活用して賢くつなぐ技術の拡張・深堀を進めています。

テーマ:スピンが切り拓く次世代半導体
~電子回路スピンと実スピンを活用した半導体技術により情報処理の電力及び性能の限界を打破~

実機デモを行う電子回路スピン応用実装は、国際学会IEEE A-SSCC 2022(11/6-9@台北)、及び、電子情報通信学会研究会/情報処理学会 デザインガイア2022 ~VLSI設計の新しい大地~(11/28-30@金沢)でも発表のものです。同じ内容と現物実装ボードを会場にて直接ご覧になれます。

  • 電子回路スピン活用: 自然界とは異なりすべてのスピンを結合させ、応用範囲の広い全結合型イジングマシンを独自の回路で1チップ化。疑似量子コンピュータ回路とも呼ばれる技術のひとつ。更に、複数のチップを用いて全結合のままひとつのシステムとして動作させる独自のスケーラブル化をFPGA検証(今回展示の実機デモにおいては、更に進んだダブル実装を紹介)。全結合方式は汎用性に優れるが、1チップ化と複数チップスケーラブル化のいずれも実証は本研究室のみ。
  • 実(物理)スピン活用スピン軌道相互作用を活用した低電力次世代不揮発性メモリ(SOT-RAM)の読み出し安定性について、本研究室提案の両方向読み出し方式により一桁改善見通し。スピントロニクスの重要分野。TCADによるシミュレーション検討。

合わせて、企業との共同研究につなげて本技術の社会実装を進め、日本の半導体復活へ向けた半導体設計技術の中核へと育てて行ければと願います。
なお、当研究室では、卒研・修士学生の活動("教育")と権威ある国際学会採択レベルの"研究"との融合をめざしており、今回の成果となっております。修士学生が筆頭でIEEE冠の国際学会で発表した内容です。


 プレスリリース


 出展製品

  • アニーリング方式全結合型イジング半導体システムボード
    実機原理検証のために、第1のチップとして16個のFPGAチップ(A-FPGA)と、第2のチップとして1個のFPGAチップ(C-FPGA)とを用いて384スピンの完全結合アニーリング処理システムボードを作成しました。これにより、少量の通信による複数チップでの動作ながら、ひとつの全結合型LSIシステムとして動作が可能であることを確認しました。...

  • 量子Inspired技術の一つであるアニーリング方式の全結合型イジング半導体システムの大規模化を実現するために、複数の集積回路(LSI)チップ用いたスケーラブル化技術の原理検証に成功しました。

    組み合わせ最適化問題は私たちの身近にも数多く存在しています。
    *創薬、新素材のきめ細かなシミュレーション
    *即時の金融対応(銘柄ポートフォリオ)
    *病床把握や可能なスタッフ把握と配置
    *インフラとしての最安・最速無線通信路最適化
    *製造ライン構築、割り当て
    *受入れ病院や道路状況条件下の救急車搬送経路探索 
    などです。
    しかしながら、従来コンピュータを用いて総当たり法で解くと膨大な計算資源が必要となります。この課題を解決できると期待されるのが、強磁性体の性質を表すイジングモデルに立脚した新しい計算手法です。これは、すべての状態を試すことなく(すなわち総当たりではなく)、強磁性体においてスピンが相互の結び付きに従って向きが揃い磁化が発現するという性質を、この問題の解法に応用する試みです。アニーリング方式として知られています。

    これまで問題対応への汎用性が高いスピン間全結合方式に取り組んできました。今回、少数のチップ間接続本数で複数の全結合イジングLSIチップを全結合のまま結合でき、全体でひとつの全結合システムとして動作する大規模イジングLSIシステムをスケーラブルに構成する方法を提案し、17個のFPGAチップで構成した368個の全結合スピンを備えた実機システムにて原理実証を行いました。この技術は、アニーリング方式としては初めて全結合スケーラブル化を実現した成果です。なお、大学又は研究室として製品販売を行うものではありません。

    将来的には、企業などと連携し、本技術を半導体設計技術の中核に発展させることをめざします。