マルチチップレットデザインおよび先進パッケージングに向けた業界初の総合3D-IC設計プラットフォームを発表
要旨:
- Integrity 3D-ICプラットフォームによりデザインプランニング、インプリメンテーション、システム解析を一元化し、共通コックピット上に統合
- 熱、消費電力、スタティックタイミング解析機能により、システム全体でPPAの最適化を実現
- ケイデンスの第3世代3D-IC設計ソリューションにより、ハイパースケールコンピューティング、コンシューマー、5G通信、モバイル、車載など広範なアプリケーションの開発に対応
ケイデンス・デザイン・システムズ社（本社 米国カリフォルニア州サンノゼ市、以下、ケイデンス ）は、１０月６日（米国現地時間）、3Dデザインプランニング、インプリメンテーション、システム解析を一元化し、共通のコックピット上に統合した業界初の大規模対応総合3D-IC設計ソリューションを提供するCadence® Integrity™ 3D-ICプラットフォームを発表しました。Integrity 3D-ICプラットフォームはケイデンスの第3世代3D-ICソリューションを基盤とし、既に実績のあるインプリメンテーションおよび熱、消費電力、スタティックタイミング解析機能により、個別チップレットについてシステム全体で最適化されたPPA (Power, Performance and Area) をお客様に提供します。
Integrity 3D-ICプラットフォームにより、ハイパースケールコンピューティング、5G通信、モバイル、車載などのアプリケーションの開発に従事するチップ設計者は、従来ダイ毎に別々のインプリメンテーションを行っていた手法と比較し、生産性を大幅に向上することが可能になります。このプラットフォームは、システムプランニング、熱／スタティックタイミングの統合解析 (STA)、レイアウト検証フローを独自に提供し、迅速で高品質な3Dデザインクロージャーを実現します。また、3D探索フローを搭載しており、2Dデザインネットリストを取り込み、ユーザー入力に基づき3D積層プランを作成し、最適な最終3D積層構成を自動選択します。さらに、本プラットフォームのデータベースは、3Dデザインのあらゆるタイプに対応しており、設計者は複数のプロセスノードで同時にデザインを作成し、パッケージデザインチームやCadence Allegro®パッケージング技術を使用する半導体アセンブリ/テスト(OSAT: outsourced semiconductor assembly and test) 受託企業とのシームレスな協調設計を可能にします。
Integrity 3D-ICプラットフォームに関する詳細についてはwww.cadence.com/go/integrityをご参照ください。
Integrity 3D-ICプラットフォームでは以下の機能が利用可能です：
- 共通コックピット、データベース: SoCおよびパッケージ設計チームが協調してシステム全体を同時に最適化することで、システムレベルのフィードバックを効果的に取り入れることが可能
- プランニングシステム: あらゆるタイプの3D デザインの3D-IC積層プランニングシステムをサポートし、3D-ICデザインの管理、インプリメンテーションが容易に実行可能
- インプリメンテーションツールのシームレスな統合: スクリプトベースでCadence Innovus™ Implementation System と直接統合することが可能で、3Dダイのパーティション、最適化、タイミングフローにより大規模デジタルデザインに対して使い勝手の良い環境を提供
- システムレベル解析機能を統合: 設計の早期に熱およびクロスダイSTA解析を通じてシステム全体でのPPA最適化 に関するシステムレベルフィードバックが可能となり、ロバストな3D-IC設計を実現
- Virtuoso® Design EnvironmentおよびAllegroパッケージング技術による協調設計: 階層データベースを介してケイデンスのアナログ設計環境およびパッケージ設計環境から他のシステム設計環境に設計データをシームレスに移行することが可能で、迅速なデザインクロージャーが可能となり設計生産性が向上
- 使い勝手の良いインターフェイス: 設計フローマネージャーを含む強力なユーザーコックピットを包含し、システムレベルに対応する3Dシステム解析フローをインタラクティブに実行する統合環境を提供
ケイデンス・コメント
Dr. Chin-Chi Teng (Senior vice president and general manager in the Digital & Signoff Group)
「ケイデンスは歴史的に、デジタル、アナログ、パッケージ設計の優れたインプリメンテーション製品ラインを通じて、強力な3D-ICパッケージング設計ソリューションをお客様に提供してきました。先進パッケージング技術の最近の発展により、実績のある3D-IC デザイン基盤をさらに積み重ねていくことの必要性を理解し、インプリメンテーションの技術をシステムレベルプランニングおよび解析技術と結びつけるさらに強固に統合されたプラットフォームを提供していきます。業界全体がさまざまなタイプの3D-ICに移行し続けており、ケイデンスの新しいIntegrity 3D-ICプラットフォームは、システム全体でのPPA最適化、デザインの複雑性の軽減、開発期間の短縮を実現します。」
Integrity 3D-ICプラットフォームは、広範なCadence 3D-IC設計ソリューションポートフォリオの一環として開発され、デジタル設計を越えてシステム設計、検証、IPの機能を含みます。広範なソリューションは、Palladium® Z2およびProtium™ X2プラットフォームで構成されるDynamic Duoを活用したハードウェア／ソフトウェアの同時検証、システム全体の電力解析環境を提供します。また、レイテンシー、帯域幅、消費電力に関して最適化されたPPA を提供するチップレットベースPHY IP により最適な接続性を実現します。Integrity 3D-ICプラットフォームはVirtuoso Design EnvironmentおよびAllegroテクノロジーによる協調設計機能、Quantus™ Extraction SolutionおよびTempus Timing Signoff SolutionによるICサインオフ抽出およびSTA、Sigrity™ Technology Portfolio、Clarity™ 3D Transient Solver、Celsius™ Thermal Solverによるシグナルインテグリティ/パワーインテグリティ (SI/PI)、電磁干渉 (EMI) および熱に関する統合解析を提供します。この新しいIntegrity 3D-ICプラットフォームおよび広範な3D-ICソリューションポートフォリオは、ケイデンスのIntelligent System Design™戦略の一環として開発され、卓越したSoCデザインおよびシステムレベル設計の革新を実現します。
Cadence 3D-ICソリューション全般に関する詳細についてはwww.cadence.com/go/3DICをご参照ください。
お客様からのコメント
imec社
Eric Beyne氏 (Senior fellow and program director, 3D System Integration)
「益々多くの3D-ICデザインが開発されており、3D積層ダイをさらに効率的に自動でプランニング、パーティショニングするシステムのニーズが増しています。世界トップレベルのナノエレクトロニクスおよびデジタル技術の研究および革新の拠点として、またケイデンスとの長期に渡る協業を通じて、デザインをパーティショニングし最適な3D積層を自動化する手法を発見しました。これによりメモリー帯域幅を向上するとともに、先端ノードデザイン上でパフォーマンスおよび消費電力を最適化することが可能になります。ケイデンスのIntegrity 3D-ICプラットフォームでサポートされる統合ロジック設計フローによって、当社の研究チームはマルチコア高性能デザインで示した通り、クロスダイのプランニング、インプリメンテーション、マルチダイSTAを実行することが可能になりました。」
Lightelligence Inc社
Ph.D Yichen Shen氏 (Founder and CEO)
「光通信コンピューティングを使用したAI活用を加速するために、チップ設計業界における最新で革新的なフローを一貫して利用してきました。ヘテロジニアスマルチチップレット積層デザインを構築するためには、複数のテクノロジーノードを1つの共通なコックピットに表示できる、密接に統合されたプランニングおよびインプリメンテーションシステムが必要です。Cadence Integrity 3D-ICプラットフォームは、インプリメンテーションおよび早期なシステムレベルでの解析機能とともに、タイミングサインオフおよび熱解析をサポートする統合データベースソリューションを提供しています。これらは、AIを加速する光コンピューティングを使用した次世代に向けた革新を推進するために役立っています。」
SaneChips社
Tuobei Sun氏（R&D head, Department of Packaging and Testing)
「ロジックダイなどのマルチチップレットおよびシリコンインターポーザー技術で接続される高帯域幅メモリーを統合する2.5D/3D-IC デザインの構築に対する要求が高まっています。当社のパフォーマンス基準を満たすためには位置、シールディング、システムインテグリティなどに関する要件を考慮すると同時に、correct-by-constructionベースで最適化を行うインターポーザー配線の自動化が必要です。CadenceのIntegrity 3D-ICプラットフォームは最適なインターポーザーのインプリメンテーション、システム解析機能が統合されており、高速で完全なシステム解析を提供してくれるので、私たちはハイパースケールコンピューティング、5G通信のメモリー帯域幅需要を満たす設計を提供ことが可能になります。」