アオイ電子

半導体集積回路は、素子微細化/集積度向上により、性能向上、消費電力とコスト低減を飛躍的なレベルで実現してきましたが、近年、半導体の原子サイズによる微細化の物理限界が認識されてきました。一方、微細化に代わる集積規模拡大、性能向上/消費電力低減を実現する解決法として、集積回路チップを従来の半導体実装技術に比べて密に結合して集積回路チップの集合体を構成する、チップレット集積技術が注目を集めています。

アオイ電子は、東京工業大学 科学技術創成研究院 未来産業技術研究所の栗田 洋一郎 特任教授と共同研究企業とともに、“Pillar Suspended-Bridge(PSB)”と呼ぶ技術を用いたチップレット集積技術を開発しました。本技術は、今後の大規模なチップレット集積に求められる、広帯域のチップ間接続性能、チップレット集積規模の拡大といった要求を、最小限の構成と製造プロセスで実現するものです。チップ間の広帯域接続には微細な“MicroPillar”を経由したシリコン・ブリッジ接続構造と、“All Chip-last”と呼ぶ製造プロセスを特徴としています。これらの構造とプロセスは、チップレット集積に求められる要求を最もシンプルな形で提供するものであり、今後の鈍化が見込まれる微細化に代わって、半導体集積回路システム技術の進化を加速していくことが期待されます。

FC-QFNはモノリシックICチップをCuピラーバンプによりリードフレームへフリップ電気接続するパッケージです。従来のワイヤーによる電気接続に比べて、大幅に寄生抵抗およびインダクタンスの低減が可能であり、高速動作化でも低ノイズ化ができるという点で有利です。さらには、受動部品をパッケージ内に取り込むことで電源回路の省スペース化とICチップと部品間の配線距離を最短にできる為、短い電流ループによりスイッチング損失の低減とさらなるノイズの低減が実現出来ます。ウェッタブルフランク構造の適用により、はんだサイドフィレット性の確認も可能であり、今後車載用途への展開加速が期待されます。

FC-QFN、FOLP🄬に提供している、Cu pillarと再配線は、青梅エレクトロニクスでの標準サイズの径φ40μm、Line＆Space（以下、L/S）は、8μm、Cu pillar pitch 75μm以上です。民生品、車載品などにおいて実装面積の小型化、集積化の要求において、益々ICチップの多機能化、小型化から、WLP（Wafer Level Package）の再配線の高密度化を求められます。試作では、Cu pillar径 φ25μm、L/S＝5μm、Cu pillar pitch 40μmを行いました。これ以下を装置メーカー、材料メーカーと共同で、L/S＝2/2が近い将来標準化すべく準備を整え、モジュールパッケージの小型化への貢献が期待されます。

本製品は通常1層目の端子形成する層にｱﾝﾃﾅｱﾚｰを配し、BGA端子は封止樹脂側からとる構造として、ｱﾝﾃﾅをﾊﾟｯｹｰｼﾞに内蔵したAiP（Antenna in Package)です。PCBにｱﾝﾃﾅｱﾚｰを形成すると、ICとｱﾝﾃﾅ間に電源線、信号線を挟む必要があり、積層数の多い基板が必要となりｺｽﾄｱｯﾌﾟすると同時に、IC－ｱﾝﾃﾅ間距離が長くなりｱﾝﾃﾅ制御性にも影響があります。本製品は電源線をPCBの層数低減しｺｽﾄﾀﾞｳﾝに寄与します。またIC-ｱﾝﾃﾅ間距離も最短化でき、ｱﾝﾃﾅ上のViaｱﾗｲﾝﾒﾝﾄ精度も良いのでｱﾝﾃﾅの制御性（偏波　ｱｲｿﾚｰｼｮﾝ）に大いに利点を与えます。各RDL層間の絶縁膜には低Df材料を使っており、高周波損失が少ないものとなっています。ﾊﾟｯｹｰｼﾞ背面は放熱性を考慮して、Si厚100μｍまで研磨して薄化しています。ｱﾝﾃﾅ面はAuめっき仕上げしております。