プラズマ・サーモ・ジャパン

故障解析、歩留まり向上、リバースエンジニアリングのためにICを準備するには、サンプルのデプロセスや裏面シリコンアクセスなどの技術が必要でです。これらの技術は、当社のプラズマエッチングツールを用いることによって、容易に実行することが可能です。

半導体デバイスにおいて、より強力で、より小さく、より高速なデバイスを追求するためには、チップ設計と製造プロセスにおいて、より多くのメタル配線層が必要となります。

デバイスの電気的完全性を維持しつつ、故障の根本原因をさらに調査するためには故障解析プロセスにおいて、表面を平面状態に保つ必要があるため、デプロセッシングは困難な作業になります。

この困難を解決するための、当社のShuttleline RIE, ICP-RIEの技術的優位性を以下に記します。

■RIE・ICPのみならずホローカソード(HCD)が適用可能

ホローカソードをプラズマ源として用いることによって、焦点化されたプラズマが得られ、プロセス条件によってはICPを上回るエッチングレートが達成されます。

■サンプルのオーバーエッジを防止するための最適化された高精度のエンドポイント検出機構

高精度なレーザー干渉計測定を駆使し、シグナルの微小変化を迅速に検出することが可能です。例えば、SiNパッシベーションレイヤーを完全に除去し、メタル配線層にプラズマ損傷を与えることなく、表面を露出させることが可能です。

■独自のシャトルシステムによって、ダイ・パッケージダイ、Siウェーハまで幅広い基板サイズと形状に対応

固有のベースプレートとクランプリングを使用することによって、ウェーハのみならず、ダイ、パッケージダイを独自のシャトルを用いて搬送することが可能です。また、上述のホローカソード用のシャトルも鋭意用意しております。

また、当社は故障解析における10年以上の実績と、ワールドワイドな半導体デバイスメーカーに多くの納入実績を持っております。

KOBUS F.A.S.T.®は、特許取得済みのシーケンシャルな前駆体及び反応性ガスのパルス導入を活用した新たな成膜技術です。また、独自のCVDリアクターの設計を行うことによって、高アスペクト比のフィーチャーに高い成膜速度と強化されたカバレッジ特性を兼ね備えた成膜技術を提供します。

先ず、KOBUS F.A.S.T.®は、その高い成膜速度によってPEVCD法と同様の厚膜の成膜を可能とし、さらにALD法と同様の良好な膜質を維持したコンフォーマル成膜まで、新たなコンフォーマリティ・エンジニアリングを提供します。

結言すれば、KOBUS F.A.S.T.® はPECVD成膜技術とALD成膜技術の交差点で、カスタマーサティスファクションに呼応した信頼性の高い成膜特性を実現します。

以下に詳細技術を記します。

■コンフォーマルＳｉＯ２成膜技術

ブレークダウンボルテージを維持した状態で、アスペクト比3.5：1のビアホールに約65％のコンフォーマリティを有した成膜が可能。

■コンフォーマルＣｕ成膜技術

電気伝導率を損なうことなく、アスペクト比10：1のビアホールに約95％のコンフォーマリティを有した成膜が可能。

■コンフォーマルＴｉＮ成膜技術

電気抵抗率を維持した状態で、アスペクト比12：1のトレンチフィーチャーに約50％のコンフォーマリティを有した成膜が可能。

さらに、低電気抵抗率を有したＣｏ薄膜の成膜、並びに光学薄膜応用として、良好な透過率、屈折率、電気伝導度を兼ね備えたＺｎＯ系の透明導電膜(TCO)の成膜を可能とします。

HDRF™はプラズマベースのフォトレジスト除去・ウェハー表面処理システムです。従来のフォトレジストストリップシステムと比較して、HDRFシリーズは、特許取得済みのラジカル主体のプロセスを採用しています。低温で高濃度の反応性ラジカルの生成が可能なため、イオンによる物理的衝撃を回避し、非損傷性のケミカルプロセスを可能にしました。

1. 低温での ICP-CVD 可能で RIE, ICPエッチングとしても使用できる
2. RFパワーレンジは、100 W ～ 2000 W
3. リアクターのホットウオール機構は、効果的なプラズマ・クリーニングを可能とし、パーティクルの低減へ寄与
4. ロードロック機構は、真空引き時間の短縮と、安定して再現性のある結果の可能に。
5. ロードロック機構は、一つのチャンバーで、フッ素系プロセスと塩素系プロセスを可能とする。
6. 交換可能なライナー機構とウエハ等のホルダー（シャトル）のコンセプトは、クロスコンタミネーションを防ぐ。
7. 基盤温度 5°C up to 150°C (オプション　 -50°C to 150°C)

ハードウェアの特長

完全な平行平板型のダウンスパッタ装置。

高真空ロードロックによるスパッタの膜質の向上3,～5式のカソードを搭載可能。

デュアルパレットインライン処理デザインによる高いスループットを実現。

パレットは、様々なサブストレートの要求に応じることが可能です。

　例）　半導体ウェハ：　φ２インチ x ３６枚～ φ150ｍｍ x 4枚

選択できるロードロック ドアの位置（装置の側面又は正面）。

全てのターゲット下でシングルまたはマルチパス製膜が可能。

ユーザーフレンドリーなソフトウェアによる完全自動ツールコントロール。

完全自動又は、手動での基板ローディングが選択可能。

様々なサイズや形状の基板に対応可能研究開発および生産に最適。

スパッタリング中のスキャン速度を調整可能 (1-400 cpm) で、厳密な膜厚制御が可能。

スパッタエッチング機能により、スパッタ膜の密着性を向上。

310 x 310 mmの成膜エリア

主なプロセス上の特長

全てのカソード位置でDCマグネトロン、RFマグネトロン、RFダイオードの機能を使用する事が可能。

全ての金属ターゲットをDCマグネトロンで製膜可能。

RFマグネトロンで全ての絶縁ターゲット材を製膜可能。

2つ又は3つのターゲット間でのコスパッタリングを行う事が可能。

OLED用に高透過率、低抵抗率のITO膜を成膜可能。

全ての磁性ターゲット（Ni、Fe系材料）を特殊なカソードで製膜可能。

誘電体ターゲット材料の高い製膜速度を得る事が可能。

スパッタリングチャンバー内に最大4～5個のカソードとエッチ、ヒートを設置可能。

- DCMによる完全反応性成膜 SiO2、Si3N4、Al2O3、AlN、TiO2。

- RFM 完全反応性および/または非反応性製膜。

様々な用途の多層コーティングが可能：

- 誘電体ミラーやフィルター用のSiO2とTiO2が20～30層。

- 斬新で硬質な多層ナノコンポジット用の最大700層の金属交互層。

その他にも、パルスDC電源、DC バイアス、デュアルカソード等の多様なオプションが設定されています。

カソードの種類

標準およびMagterial（磁性材料成膜用）の平面マグネトロンカソード

RFモードで使用する平面ダイオードカソード

Clamed Target

　特殊カソード：　４分割された棒状のターゲットでカソードにクランプし固定される。

　　　　　　　　　Target材料の断面形状から　"CHI"、"UPSLON"、"MU"