今回、22nm CMOS技術で作成した演算LSIチップ36個と制御用のFPGA1個を用いて、4,096スピンを持つスケーラブル全結合型イジングプロセッサを実現しました。このシステムでは、従来方式よりも必要チップ数を約半減できる相互作用半減実装方式を考案しました。また、スピンスレッド（あたかも複数回の動作を一度に行うことができる）を8個搭載しているため、1回のデータの出し入れで8回分の計算が1度にできます。なお、相互作用半減実装方式およびスピンスレッドは、いずれも本学の独自技術です。
このシステムは10Mhzで動作し、ボード全体の電力は2.9Wでした。このうち、22nm CMOS演算LSIチップ36個の電力は1.3Wでした。
例題として、4096頂点の頂点被覆問題を開発した実機で解いたところ、3.6GHz動作のCPUを持つPCで全結合イジングシステムを模したアニーリングエミュレーションよりも、2,306倍もエネルギー効率が高い性能となりました。コア部同士（CPUと演算チップ）での比較は2,186倍の電力性能比を達成しました。また、本システムはスピンスレッドを用いた8並列ですので、高精度な探索が可能となります。